ARCHITETTURA DEI SISTEMI INTEGRATI

Ingegneria Informatica ARCHITETTURA DEI SISTEMI INTEGRATI

0622700088
DIPARTIMENTO DI INGEGNERIA DELL'INFORMAZIONE ED ELETTRICA E MATEMATICA APPLICATA
CORSO DI LAUREA MAGISTRALE
INGEGNERIA INFORMATICA
2021/2022



ANNO CORSO 2
ANNO ORDINAMENTO 2017
SECONDO SEMESTRE
CFUOREATTIVITÀ
324LEZIONE
324LABORATORIO
Obiettivi
Il corso introduce alla progettazione di circuiti integrati digitali ad altissimo livello di integrazione (VLSI) che costituiscono l’architettura portante e forniscono la capacità di elaborazione ai sistemi informatici ed ai sistemi di comunicazione. Il corso presenta le problematiche di progetto e le relative metodologie risolutive. In particolare, l’insegnamento tratta in dettaglio il front end della progettazione digitale, con enfasi sulla progettazione delle architetture per l’elaborazione dei dati e sulla loro descrizione mediante linguaggi per la descrizione dell’hardware (HDL).

Conoscenze e capacità di comprensione
Alla fine del corso lo studente conosce:
- Il flusso per la progettazione di circuiti elettronici digitali.
- Il linguaggio HDL Verilog.
- Gli strumenti per la sintesi logica.
- Le topologie per la realizzazione di circuiti aritmetici.
- Le metodologie e le tecniche di sincronizzazione di circuiti digitali sincroni.

Conoscenza e capacità di comprensione applicate
Alla fine del corso lo studente è in grado di:
1.Progettare e disegnare lo schema a blocchi di un circuito digitale.
2.Descrivere un circuito digitale utilizzando il linguaggio Verilog.
3.Simulare e testare un circuito digitale.
4.Scegliere la topologia di circuito aritmetico per un circuito digitale.
Prerequisiti
l’insegnamento presuppone la conoscenza di nozioni di base di reti logiche, combinatorie e sequenziali
Contenuti
Flusso di progetto per circuiti integrati, front end e back end (ORE LEZIONE/ESERCITAZIONE/LABORATORIO 2/0/0).
Classificazione dei sistemi integrati: full-custom, basati su celle standard e programmabili. Metodologie di progetto di sistemi integrati (ORE LEZIONE/ESERCITAZIONE/LABORATORIO 1/0/0).
La sintesi logica (ORE LEZIONE/ESERCITAZIONE/LABORATORIO 1/2/0).
Il linguaggio per la descrizione dell’hardware Verilog (ORE LEZIONE/ESERCITAZIONE/LABORATORIO 14/16/0).
Descrizione di circuiti combinatori in linguaggio Verilog. I testbench in linguaggio Verilog. Circuiti aritmetici implementati in linguaggio Verilog. Circuiti sequenziali implementati in linguaggio Verilog. Macchine a stati finiti (FSM - Finite State Machines) in linguaggio Verilog. Descrizioni generiche in linguaggio Verilog. Simulazione e Test della correttezza dei circuiti in linguaggio Verilog.
Temporizzazione dei circuiti sequenziali sincroni (ORE LEZIONE/ESERCITAZIONE/LABORATORIO 3/1/0)
Circuiti aritmetici (ORE LEZIONE/ESERCITAZIONE/LABORATORIO 6/0/0).
Potenza dissipata dei circuiti digitali, stima e simulazione (ORE LEZIONE/ESERCITAZIONE/LABORATORIO 1/1/0).

TOTALE ORE LEZIONE/ESERCITAZIONE/LABORATORIO 28/20/0
Metodi Didattici
L’insegnamento contempla lezioni teoriche (28 ore), ed esercitazioni (20 ore). Durante le esercitazioni vengono assegnati agli studenti esercizi o progetti da sviluppare durante lo svolgimento dell’esercitazione. Gli esercizi comprendono tutti i contenuti dell’insegnamento trattati fino a quel momento e sono strumentali all’acquisizione delle capacità di progettazione e realizzazione di circuiti logici partendo dalle specifiche.
Verifica dell'apprendimento
La valutazione del raggiungimento degli obiettivi prefissati avviene mediante una prova scritta di medio termine ed una prova finale.
La prova di medio termine è articolata in vari quesiti a risposta aperta volti ad accertare la comprensione degli argomenti e la capacità di progettare semplici circuiti digitali.
La prova scritta finale (elaborato) prevede il progetto di un circuito digitale completo ed alcune domande di natura metodologica a risposta aperta. L’esame orale consiste nella discussione dell’elaborato finale. Ciascuna prova è valutata in trentesimi. il voto finale è dato dalla media pesata delle singole prove, dove il peso della prova di medio termine è il 40%, quello della prova finale è il 40%, e la discussione finale è il 20%.
Testi
E. Napoli “Progetto di sistemi elettronici digitali basati su dispositivi FPGA”, ed. Esculapio, 2016.


MATERIALE DIDATTICO INTEGRATIVO SARà DISPONIBILE NELLA SEZIONE DEDICATA DELL'INSEGNAMENTO ALL'INTERNO DELLA PIATTAFORMA E-LEARNING DI ATENEO (HTTP://ELEARNING.UNISA.IT) ACCESSIBILE AGLI STUDENTI DEL CORSO TRAMITE LE CREDENZIALI UNICHE DI ATENEO
Altre Informazioni
L'INSEGNAMENTO E' EROGATO IN ITALIANO
  BETA VERSION Fonte dati ESSE3 [Ultima Sincronizzazione: 2021-10-26]