SYSTEM ON CHIP

Ingegneria Informatica SYSTEM ON CHIP

0622700114
DIPARTIMENTO DI INGEGNERIA DELL'INFORMAZIONE ED ELETTRICA E MATEMATICA APPLICATA
EQF7
COMPUTER ENGINEERING
2022/2023

YEAR OF COURSE
YEAR OF DIDACTIC SYSTEM 2022
SPRING SEMESTER
CFUHOURSACTIVITY
324LESSONS
324EXERCISES
Objectives
IL CORSO INTRODUCE ALLA PROGETTAZIONE DI CIRCUITI INTEGRATI DIGITALI DA UTILIZZARSI COME COPROCESSORI HARDWARE AD ALTE PRESTAZIONI PER SISTEMI ELETTRONICI CHE INCLUDONO UNO O PIÙ PROCESSORI, UNA MOLTEPLICITÀ DI PERIFERICHE CONFIGURABILI, E LOGICA DIGITALE PROGRAMMABILE (DENOMINATI SYSTEM ON CHIP, SOC). TALI SISTEMI SONO DEDICATI AD APPLICAZIONI CON STRINGENTI VINCOLI IN TERMINI DI PRESTAZIONI E SONO UTILIZZATI, AD ESEMPIO, PER LA PROGETTAZIONE DI SISTEMI ELETTRONICI DEDICATI ALL’ELABORAZIONE VIDEO, ALL’INTELLIGENZA ARTIFICIALE, ALLA COMPRESSIONE/DECOMPRESSIONE E TRASFERIMENTO DI GRANDI QUANTITÀ DI DATI.
IL CORSO PRESENTA LE PROBLEMATICHE DI PROGETTO E LE RELATIVE METODOLOGIE RISOLUTIVE. L’INSEGNAMENTO TRATTA IL FRONT END DELLA PROGETTAZIONE DIGITALE, CON ENFASI SULLA PROGETTAZIONE DELLE ARCHITETTURE PER L’ELABORAZIONE DEI DATI E SULLA LORO DESCRIZIONE MEDIANTE LINGUAGGI PER LA DESCRIZIONE DELL’HARDWARE (HDL – HARDWARE DESCRIPTION LANGUAGE). L’INSEGNAMENTO PRESENTA INOLTRE LE TECNICHE DI PROGETTAZIONE DELL’ARCHITETTURA DEI SISTEMI SOC E LE METODOLOGIE PER TESTARE E PROGETTARE UN SISTEMA SOC CHE UTILIZZI COPROCESSORI HARDWARE.
Prerequisites
L’INSEGNAMENTO PRESUPPONE: LA CONOSCENZA DI NOZIONI DI BASE DI RETI LOGICHE, COMBINATORIE E SEQUENZIALI, IL LINGUAGGIO C, E LE NOZIONI DI BASE RIGUARDANTI I SISTEMI EMBEDDED.
Contents
UNITÀ DIDATTICA 1: PROGETTAZIONE DI CIRCUITI DIGITALI (ORE LEZIONE/ESERCITAZIONE/LABORATORIO 14/1/6)

- 1 (3 ORE LEZIONE): EVOLUZIONE DELLE TECNOLOGIE PER L’IMPLEMENTAZIONE DI CIRCUITI DIGITALI E MOTIVAZIONE DELL’UTILIZZO DI FPGA. FLUSSO DI PROGETTO PER CIRCUITI DIGITALI ED FPGA - FRONT END E BACK END. STRUTTURA DI UN FPGA E DI FPGA DISPONIBILI COMMERCIALMENTE.

- 2 (2 ORE LEZIONE) IL LINGUAGGIO HDL VERILOG. COSTRUTTI DI BASE. DESCRIZIONE DI DECODIFICATORE E DI ENCODER CON PRIORITÀ.
TOP LEVEL E SCHEMA DETTAGLIATO DI UN CIRCUITO DIGITALE. I PORT DI INGRESSO ED USCITA. STRUTTURA DEL MODULE. ASSEGNAZIONE CONTINUA E DESCRIZIONE DI FUNZIONI BOOLEANE. DEFINIZIONE DI ARRAY ED UTILIZZO COME PORT DI I/O. DEFINIZIONE DI SEGNALI INTERNI. VALORI LOGICI IN VERILOG. OPERATORI BOOLEANI IN VERILOG.

- 3 (1 ORE LABORATORIO): SISTEMA DI SVILUPPO QUARTUSII. DESCRIZIONE, SIMULAZIONE, ED IMPLEMENTAZIONE DI CIRCUITI COMBINATORI.

- 4 (1 ORE LEZIONE): I NUMERI IN VERILOG, GERARCHIA (PORT E SEGNALI), CONCATENAZIONE, BLOCCHI PROCEDURALI, DESCRIZIONE HDL DI UN FLIP FLOP.

- 5 (1 ORE LABORATORIO): IMPLEMENTAZIONE DI CIRCUITI COMBINATORI SU SCHEDA DIMOSTRATIVA. IL DECODIFICATORE PER DISPLAY A 7 SEGMENTI.

- 6 (2 ORE LEZIONE): IL MULTIPLEXER IN LINGUAGGIO VERILOG. LE LUT IN LINGUAGGIO VERILOG ED IL CIRCUITO COMPARATORE. NUMERI CON SEGNO ED IN VIRGOLA FISSA E LA LORO NOTAZIONE. TRONCAMENTO ED ARROTONDAMENTO.
OPERAZIONI DI SOMMA, SOTTRAZIONE E MOLTIPLICAZIONE.

- 7 (1 ORE LABORATORIO): IMPLEMENTAZIONE DI UN CIRCUITO ARITMETICO. ADDER AD 8 BIT CON OVERFLOW.

- 8 (2 ORE LEZIONE): DESCRIZIONE HDL ED IMPLEMENTAZIONE DI CIRCUITI SEQUENZIALI. FF CON RESET SINCRONO ED ASINCRONO. FF ABILITATI. REGISTRI, REGISTRI A SCORRIMENTO, CONTATORI.

- 9 (1 ORE LABORATORIO): ESPERIMENTO SULL’IMPLEMENTAZIONE DI CIRCUITO SEQUENZIALE, IL CONTATORE DI JOHNSON.

- 10 (2 ORE LEZIONE): DESCRIZIONE HDL ED IMPLEMENTAZIONE DI FSM.

- 11 (2 ORE LABORATORIO): CIRCUITO PER IL CALCOLO DEL MASSIMO TRA DUE SEGNALI, CIRCUITO CHE FA LAMPEGGIARE UN LED ALLA FREQUENZA DI 1HZ.

- 12 (2 ORE LEZIONE): TEMPORIZZAZIONE DI CIRCUITI SEQUENZIALI. PROGETTO DI CIRCUITO CONTASECONDI.

- 13 (1 ORE ESERCITAZIONI): TEST E SOLUZIONE DEGLI ESERCIZI PROPOSTI PER LA PROGETTAZIONE DI CIRCUITI SEQUENZIALI. ESERCIZI SULLA TEMPORIZZAZIONE DI CIRCUITI SINCRONI.

CONOSCENZE E CAPACITÀ DI COMPRENSIONE: IL FLUSSO PER LA PROGETTAZIONE DI CIRCUITI ELETTRONICI DIGITALI. IL LINGUAGGIO HDL VERILOG.
CONOSCENZE E CAPACITÀ DI COMPRENSIONE APPLICATE: PROGETTARE LO SCHEMA A BLOCCHI DI UN CIRCUITO DIGITALE. DESCRIVERE UN CIRCUITO DIGITALE UTILIZZANDO IL LINGUAGGIO HDL VERILOG. SIMULARE E TESTARE UN CIRCUITO DIGITALE.

UNITÀ DIDATTICA 2: ARCHITETTURA DI UN SYSTEM ON CHIP (ORE LEZIONE/ESERCITAZIONE/LABORATORIO 3/0/4)
- 1 (3 ORE LEZIONE): INTRODUZIONE AL SOC ZYNQ. I SOC ED UTILIZZO DEI BUS. MOTIVAZIONE E TIPOLOGIE DI BUS. AMBA BUS: PROTOCOLLO, CANALI, ED ESEMPI.

- 2 (2 ORE LABORATORIO): IMPLEMENTAZIONE DI CIRCUITO SULLA SEZIONE PL DI ZYNQ.

- 3 (2 ORE LABORATORIO): PROGETTO DI APPLICAZIONE SOFTWARE IMPLEMENTATA SULLA SEZIONE PS DI ZYNQ.

CONOSCENZE E CAPACITÀ DI COMPRENSIONE: STRUTTURA DI UN SOC. IL BUS AMBA
CONOSCENZE E CAPACITÀ DI COMPRENSIONE APPLICATE: PROGETTO DI UN SISTEMA SOC UTILIZZANDO LA SEZIONE SOFTWARE E QUELLA HARDWARE.

UNITÀ DIDATTICA 3: PROGETTO DI SISTEMI PER SOC (ORE LEZIONE/ESERCITAZIONE/LABORATORIO 9/3/8)

- 1 (2 ORE LEZIONE): PROGETTO DI APPLICAZIONE SU SOC ZYNQ UTILIZZANDO PS, PL E CONNESSIONE AXI LITE MEDIANTE COMPONENTE AXI GPIO. TESTBENCH PER LA SIMULAZIONE DEL SOC ZYNQ.

- 2 (4 ORE ESERCITAZIONE): PROGETTO DI SOC CON UTILIZZO DELLA SEZIONE PL E DELLA SEZIONE PS. PROGETTO DI APPLICAZIONE HW/SW CON CONNESSIONE AXI LITE.

- 3 (2 ORE LEZIONE): PROGETTO DI IP CON CONNESSIONE AXI LITE AL PROCESSORE ARM.

- 4 (3 ORE LABORATORIO): PROGETTO IP PER PATTERN SEARCH E CONFRONTO CON LE PRESTAZIONI DELL’IMPLEMENTAZIONE SW.
- 5 (3 ORE LEZIONE): USO DI UN DMA NEL SISTEMA ZYNQ. STRUTTURA DEL DMA E MODALITÀ DI UTILIZZO CON POLLING E CON INTERRUPT.

- 6 (3 ORE LABORATORIO): POLLING ED INTERRUPT PER L’UTILIZZO DEL DMA. TESTING ED UTILIZZO DELL’INTEGRATED LOGIC ANALYZER.

- 7 (2 ORE LEZIONE): INTERFACCIA AXI STREAM. PROGETTO DI IP CON INTERFACCIA STREAMING.

- 8 (2 ORE LABORATORIO): ESEMPIO DI UTILIZZO DELL’INTERFACCIA AXI STREAM COLLEGATA AD UN DMA.

CONOSCENZE E CAPACITÀ DI COMPRENSIONE: LA STRUTTURA DI UN SOC. IL FLUSSO PER LA PROGETTAZIONE DI SISTEMI SOC. IL BUS DI COMUNICAZIONE AMBA. LA STRUTTURA DI UN COPROCESSORE HW E LE MODALITÀ DI INTERFACCIAMENTO DELLO STESSO AL PROCESSORE. LE METODOLOGIE DI TEST PER SISTEMI SOC

CONOSCENZE E CAPACITÀ DI COMPRENSIONE APPLICATE: PROGETTARE E DISEGNARE LO SCHEMA DI UN SISTEMA SOC. IMPLEMENTARE SEMPLICI SEZIONI SOFTWARE PER LA GESTIONE DI UN SISTEMA SOC. VERIFICARE LA FUNZIONALITÀ DI UN SISTEMA SOC.

TOTALE ORE LEZIONE/ESERCITAZIONE/LABORATORIO 26/4/18
Teaching Methods
L’INSEGNAMENTO CONTEMPLA LEZIONI TEORICHE (26 ORE), ESERCITAZIONI (4 ORE) E LAVORO IN LABORATORIO (18 ORE). DURANTE LE ORE DI LABORATORIO VENGONO UTILIZZATI GLI STRUMENTI SOFTWARE VIVADO E VITIS E SI IMPLEMENTANO E TESTANO I CIRCUITI REALIZZATI SU SCHEDE PROTOTIPALI ZYBO-Z720. IL LABORATORIO COMPRENDE ED ESPANDE I CONTENUTI DELL’INSEGNAMENTO TRATTATI FINO A QUEL MOMENTO ED È FONDAMENTALE PER L’ACQUISIZIONE DELLE CAPACITÀ DI PROGETTAZIONE DI CIRCUITI DIGITALI E SISTEMI SOC PARTENDO DALLE SPECIFICHE.
Verification of learning
LA VALUTAZIONE DEL RAGGIUNGIMENTO DEGLI OBIETTIVI PREFISSATI AVVIENE MEDIANTE UNA PROVA DI MEDIO TERMINE ED UNA FINALE.
LA PROVA DI MEDIO TERMINE È ARTICOLATA IN QUESITI A RISPOSTA APERTA VOLTI AD ACCERTARE LA COMPRENSIONE DEGLI ARGOMENTI E LA CAPACITÀ DI PROGETTARE SEMPLICI CIRCUITI DIGITALI.
LA PROVA SCRITTA FINALE, NELLA FORMA DI UN ELABORATO, PREVEDE IL PROGETTO DI UNA ESTENSIONE DI UNO DEI SISTEMI SOC PRESENTATI AL CORSO ED ALCUNE DOMANDE DI NATURA METODOLOGICA A RISPOSTA APERTA. L’ESAME ORALE CONSISTE NELLA DISCUSSIONE DELL’ELABORATO FINALE. CIASCUNA PROVA È VALUTATA IN TRENTESIMI. IL VOTO FINALE È DATO DALLA MEDIA PESATA DELLE SINGOLE PROVE, DOVE IL PESO DELLA PROVA INTERMEDIA E DEL 40%, LA PROVA FINALE È DEL 40%, E LA DISCUSSIONE FINALE È IL 20%.
Texts
E. NAPOLI “PROGETTO DI SISTEMI ELETTRONICI DIGITALI BASATI SU DISPOSITIVI FPGA”, ED. ESCULAPIO, 2016.


MATERIALE DIDATTICO INTEGRATIVO SARÀ DISPONIBILE NELLA SEZIONE DEDICATA DELL'INSEGNAMENTO ALL'INTERNO DELLA PIATTAFORMA E-LEARNING DI ATENEO (HTTP://ELEARNING.UNISA.IT) ACCESSIBILE AGLI STUDENTI DEL CORSO TRAMITE LE CREDENZIALI UNICHE DI ATENEO
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L'INSEGNAMENTO E' EROGATO IN ITALIANO
  BETA VERSION Data source ESSE3 [Ultima Sincronizzazione: 2022-09-16]