TECNOLOGIE DIGITALI

0612700110
DIPARTIMENTO DI INGEGNERIA DELL'INFORMAZIONE ED ELETTRICA E MATEMATICA APPLICATA
CORSO DI LAUREA
INGEGNERIA INFORMATICA
6 CFU

OBBLIGATORIO
ANNO CORSO 2
ANNO ORDINAMENTO 2016
PRIMO SEMESTRE
CFUOREATTIVITÀ
1CIRCUITI DIGITALI
216LEZIONE
18ESERCITAZIONE
2LABORATORIO DI CIRCUITI LOGICI
18LEZIONE
216LABORATORIO
Obiettivi
L’INSEGNAMENTO HA L’OBIETTIVO L’ACQUISIZIONE DELLA CONOSCENZA DELLE TECNOLOGIE ELETTRONICHE NECESSARIE PER LA REALIZZAZIONE DI RETI LOGICHE COMBINATORIE E SEQUENZIALI ELEMENTARI, E L’ABILITÀ DI ANALIZZARE SEMPLICI RETI LOGICHE BASATE SU QUESTE TECNOLOGIE.

CONOSCENZA E CAPACITÀ DI COMPRENSIONE
CARATTERISTICHE DELLE PRINCIPALI FAMIGLIE LOGICHE. RETI LOGICHE ELEMENTARI. DISPOSITIVI DI MEMORIA. ASIC.

CONOSCENZA E CAPACITÀ DI COMPRENSIONE APPLICATE
SCELTA DI UNA FAMIGLIA LOGICA. ANALISI DI IMPLEMENTAZIONI CIRCUITALI DI RETI LOGICHE ELEMENTARI.
Prerequisiti
Per il proficuo raggiungimento degli obiettivi prefissati allo studente sono richiesti i seguenti prerequisiti:
1. conoscenza dei fondamenti dell’elettrotecnica.
2. conoscenza di base delle reti logiche.
Contenuti
1. Introduzione ai circuiti digitali. I transistor MOS. Porte NOT, AND/NAND e OR/NOR. Fan in / Fan out. Famiglie logiche CMOS.

2. Realizzazione di reti combinatorie mediante porte logiche elementari disponibili nella logica CMOS.

3. Latch e flip-flop. Realizzazione di reti sequenziali sincrone in logica discreta mediante porte logiche elementari e flip-flop disponibili nella famiglia logica CMOS.

4. I dispositivi logici programmabili: PLD e FPGA. Introduzione al linguaggio VHDL.

5. I tool di sviluppo e simulazione per FPGA.
Progettazione in VHDL di macchine combinatorie.
Realizzazione di macchine combinatorie su FPGA.
Progettazione in VHDL di macchine sequenziali sincrone.
Realizzazione di macchine sequenziali sincrone su FPGA.
Metodi Didattici
L’insegnamento comprende lezioni teoriche per un totale di 20h, integrate da esercitazioni numeriche per 4h, ed esercitazioni pratiche di laboratorio per 14h.
Le attività di laboratorio consisteranno nello sviluppo di sistemi digitali che ricadono nelle topologie trattate durante il corso, mediante tool software prodotti da Xilinx e linguaggio VHDL.
Verifica dell'apprendimento
La valutazione del raggiungimento degli obiettivi prefissati avverrà mediante la presentazione di un elaborato ed colloquio orale. L’elaborato consisterà nella realizzazione mediante VHDL e tool Xilinx di un sistema digitale, assegnato durante il corso, che potrà essere diverso di anno in anno. L’elaborato sarà presentato mediante relazione tecnica che lo studente fornirà al docente al colloquio orale. Questa sarà valutata sulla base della correttezza tecnica e completezza e concorrerà alla determinazione del 50% del voto finale. Quest'ultimo sarà completato dall'esito del colloquio orale basato sulla formulazione di di due domande pertinenti all'elaborato. Il voto finale è espresso in trentesimi.
Testi
1. J. M. Rabaey, A. Chandrakasan, B. Nikolic “circuiti integrati digitali: l’ottica del progettista”, Pearson/Prentice-Hall.
2. Materiale didattico fornito dal docente durante il corso su logica CMOS e linguaggio VHDL in forma di slide e testi in formato elettronico.
3. Manuali dei tool HW/SW.
Altre Informazioni
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  BETA VERSION Fonte dati ESSE3 [Ultima Sincronizzazione: 2018-06-05]